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TeX
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\documentclass[10pt]{article}
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% import des packages nécessaires
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\usepackage[margin=1.2in]{geometry}
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\usepackage[french]{babel}
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\usepackage[T1]{fontenc}
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\usepackage{csquotes}
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\usepackage{hyperref}
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\usepackage{graphicx}
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\usepackage{amsmath}
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\usepackage{xcolor}
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\usepackage{syntax}
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\hypersetup{colorlinks=false}
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\graphicspath{ {./figs/} }
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% titre
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\title{Caractérisation de l’instruction \texttt{clflush} sur systèmes multi-socket}
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\author{\textsc{Augustin LUCAS}\\ENS de Lyon\\ \\Encadré par :\\
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\textsc{Guillaume DIDIER}, \textsc{Angeliki KRITIKAKOU}\\
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Équipe TARAN\\
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Laboratoire IRISA\\
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RENNES}
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\date{3 Juin 2024 - 12 Juillet 2024}
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% quelques macros
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\newcommand{\TODO}[1]{\textbf{\color{red}#1}}
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% le document lui-même
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\begin{document}
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\maketitle
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\tableofcontents
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\newpage
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\section{\TODO{Abstract}}
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\TODO{Réécrire parce qu'il fallait juste que je démarre mais ça ne ressemble à rien}
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Les CPU modernes ont beaucoup d'instruction, et leur compréhension complète demande
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une très grande maitrise technique. De plus, le fonctionnement détaillé des instructions des leaders du domaine
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(Intel) est souvent non documenté, compliquant l'émergence de nouvelles industries dans ce secteur
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très compétitif. Certaines attaques par canaux auxiliaire sur le cache comme Flush+Flush \cite{flushflush}
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exploitent des caractéristiques très fines des processeurs, il est alors important de comprendre
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le fonctionnement intrinsèque de certaines instruction pour mieux réaliser
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ces attaques. \textit{Calibration Done right} \cite{calibrationdoneright} caractérise le fonctionnement de
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l'instruction \texttt{clflush} sur certains processeurs Intel mais a mis en évidence que le fonctionnement
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sur des systèmes à plusieurs sockets était significativement différent.
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\section{Introduction}
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\subsection{Hiérarchie de cache}
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La mémoire DRAM d'un ordinateur est lente comparée à la fréquence du CPU. Le CPU dispose donc de caches,
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basés sur une mémoire SRAM, plus petite mais plus rapide.
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La politique de fonctionnement du cache cherche à minimiser le nombre d'accès à la mémoire DRAM.
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Une politique optimale serait donc de charger en priorité les données qui vont être utilisées dans
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un futur proche et d'évicter les données qui seront utilisées dans plus longtemps ou qui ne sont
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plus utiles. Comme on ne peut pas aissément déterminer quels seront les prochains accès mémoire,
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une heuristique de type LRU (Least Recently Used) est généralement mise en place pour déterminer
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les données à évicter.
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\begin{figure}[h]
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\centering
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\includegraphics[width=0.3\textwidth]{cachehierarchy}
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\caption{Différents niveaux de cache}
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\end{figure}
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Les processeurs que nous étudions disposent de 3 niveaux de cache : L1, L2, L3. À l'instar du L1 et L2,
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le cache L3 est partagé et inclusif
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\footnote{Cela dépend de l'architecture considérée : à partir de SkyLake, le L3 n'est plus inclusif}:
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le L3 est le même pour tous les coeurs,
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alors que chaque coeur dispose de son L1 et son L2 ; toutes les données contenues dans au
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moins un L1 ou un L2 sont aussi dans le L3
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Si le L3 est partagé, il n'est cependant pas situé en un seul endroit dans le CPU
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mais est séparé en différentes slices : des tranches de mémoire accolées chacune à un coeur.
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\footnote{\TODO{c'est plus compliqué sur les nouveaux proc}}
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\begin{figure}[h]
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\centering
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\includegraphics[width=0.4\textwidth]{broadwell-die-shot}
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\caption{Broadwell Deca-Core die shot by Intel - annotated by Wikichip \cite{broadwelldieshot}}
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\end{figure}
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Lorsqu'un coeur accède à une donnée qui n'est pas encore dans son cache, c'est toute la ligne de mémoire:
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les \TODO{x bits} environnants qui sont chargés dans son L1 ou L2. Comme le L3 est inclusif,
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la ligne y est chargée également. Une fonction de hachage non documentée prenant en entrée
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l'adresse mémoire de la donnée permet de choisir dans quelle slice du L3 celle-ci sera stockée.
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Le travail de Clémentine Maurice et al.\cite{slice-reverse} a permis de \TODO{dévoiler} cette fonction.
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\subsection{\TODO{cache coherency protocols}}
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\subsection{Attaques par canaux auxiliaires}
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\subsubsection{L'instruction \texttt{clflush}}
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D'après le manuel Intel\cite{intel-man}:
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\begin{displayquote}
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(flush cache line) instruction writes and invalidates the cache line associated
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with a specified linear address. The invalidation is for all levels of the processor’s cache
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hierarchy, and it is broadcast throughout the cache coherency domain.
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\end{displayquote}
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Lorsque l'instruction \texttt{clflush} est exécutée, l'adresse et la ligne de cache associée sont
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évincés de tous les caches L1, L2 et L3 où elles se trouvaient possiblement.
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Si des modifications avaient eu lieu, les modifications sont réécrites dans la mémoire DRAM.
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L'instruction \texttt{clflush} est accessible à tout utilisateur non privilégié sur
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les adresses mémoires auxquelles il a accès.
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\subsubsection{\TODO{Flush+Flush}}
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\section{\TODO{Systèmes multi-socket}}
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\TODO{trouver un titre approprié}
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\subsection{\TODO{Conduite des expériences}}
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\subsection{\TODO{Analyse des résultats}}
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\bibliographystyle{plain}
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\bibliography{refs}
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Experiments presented in this paper were carried out using the Grid'5000 testbed, supported by a scientific interest group hosted by Inria and including \textsc{Cnrs}, \textsc{Renater} and several Universities as well as other organizations (see \url{https://www.grid5000.fr} ).
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\end{document}
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